Job Description
채용제목 DFT Engineer(asap) 회사소개 반도체 디자인하우스 업무내용/자격요건 [Principal Accountabilities]
- DFT Implementation
1. SCAN insertion / ATPG / Scan Simulation (Test Compiler / TetraMax)
2. BIST/BIRA Insertion & Simulation : Tessent MBIST / JTAG / IJTAG
3. Advanced DFT : 3D-IC, ISO26262, scan dump
4. Hierarchical DFT Flow
5. TOP DFT Architecture Design
6. ATE Vector setup
7. Yield improve
- SDC Creation & Clean
- Spyglass LINT/SDC/DFT Check
- Logic Synthesis : DC/DCT/DCG
- Equivalence Check : Formality/Conformal
- STA (Static Timing Analysis)
- Simulator & Debugger : VCS / NC-verilog / Verdi
[Qualifications]
- 전기전자/컴퓨터공학 학사 후 경력 5 년 이상 또는 석사 후 경력 3 년 이상
- DFT 설계 업무 경력 3 년 이상
- SOC 설계 flow 및 설계 방법론에 대한 이해
- STA (Static Timing Analysis) constraints 및 SDF simulation 에 대한 경험
- Verilog, SystemVerilog 를 활용한 RTL 논리회로 설계 경험
- DFT specification 을 이해 및 결정하고 회로로 구현할 수 있는 능력
- SOC architecture 경험
[전형절차]
- DFT Implementation
1. SCAN insertion / ATPG / Scan Simulation (Test Compiler / TetraMax)
2. BIST/BIRA Insertion & Simulation : Tessent MBIST / JTAG / IJTAG
3. Advanced DFT : 3D-IC, ISO26262, scan dump
4. Hierarchical DFT Flow
5. TOP DFT Architecture Design
6. ATE Vector setup
7. Yield improve
- SDC Creation & Clean
- Spyglass LINT/SDC/DFT Check
- Logic Synthesis : DC/DCT/DCG
- Equivalence Check : Formality/Conformal
- STA (Static Timing Analysis)
- Simulator & Debugger : VCS / NC-verilog / Verdi
[Qualifications]
- 전기전자/컴퓨터공학 학사 후 경력 5 년 이상 또는 석사 후 경력 3 년 이상
- DFT 설계 업무 경력 3 년 이상
- SOC 설계 flow 및 설계 방법론에 대한 이해
- STA (Static Timing Analysis) constraints 및 SDF simulation 에 대한 경험
- Verilog, SystemVerilog 를 활용한 RTL 논리회로 설계 경험
- DFT specification 을 이해 및 결정하고 회로로 구현할 수 있는 능력
- SOC architecture 경험
[전형절차]
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